008240612s2023      us  |||||||||||||||c||eng  d
■001000016934772
■00520240214101652
■006m          o    d                
■007cr#unu||||||||
■020    ▼a9798380366946
■035    ▼a(MiAaPQ)AAI30634478
■040    ▼aMiAaPQ▼cMiAaPQ
■0820  ▼a621.3
■1001  ▼aBiswas,  Ayan.
■24510▼aDesign  Methodologies  and  Automated  Generation  of  Ultra  High  Speed  Wireline  SerDes  Transmitters▼h[electronic  resource]
■260    ▼a[S.l.]:▼bUniversity  of  California,  Berkeley.  ▼c2023
■260  1▼aAnn  Arbor  :▼bProQuest  Dissertations  &  Theses,  ▼c2023
■300    ▼a1  online  resource(77  p.)
■500    ▼aSource:  Dissertations  Abstracts  International,  Volume:  85-03,  Section:  B.
■500    ▼aAdvisor:  Stojanovic,  Vladimir;Alon,  Elad.
■5021  ▼aThesis  (Ph.D.)--University  of  California,  Berkeley,  2023.
■506    ▼aThis  item  must  not  be  sold  to  any  third  party  vendors.
■520    ▼aWith  the  ever  increasing  bandwidth  demand  in  high  performance  computing,  network  and  communications,  machine  learning  applications,  etc,  wireline  data  transfer  between  multiple  chips  on  the  same  package  has  been  doubling  in  per-lane  data  rate  every  3-4  years.  The  challenging  design  complexity  of  the  analog  and  mixed  signal  front-end  circuits  necessitates  the  use  of  automated  process  portable  layout  generators  and  closed  loop  design  scripts  to  reduce  the  turn-around  time  from  circuit  design  to  tape-outs  in  advanced  FinFET  technology  nodes.To  that  end,  this  thesis  introduces  new  feature  improvements  in  the  Berkeley  Analog  Generator  (BAG)  3++,  which  is  an  open  source  framework  for  automating  process  portable  circuit  generation  and  encoding  closed  loop  design  methodologies.  Then  the  thesis  presents  the  design  of  a  160  Gbps  NRZ  transmitter  (TX)  targeting  low  loss  (∼3dB)  ultra  short  reach  channels  for  die-to-die  data  transfer,  with  2  tap  FFE  for  pre-equalization.  Some  major  challenges  in  this  effort  are  the  design  of  a  high  speed  8:1  mux  stage  using  inductor-based  peaking  topologies,  and  a  novel  method  of  creating  the  1  UI  delayed  data  stream  for  the  FFE  precursor  using  the  available  octature  clock  phases.  The  TX  is  taped  out  in  Intel16  process  as  a  part  of  a  complete  160  Gbps  NRZ  transceiver  design,  and  tested  in  loopback  mode  by  serially  transmitting  data  to  the  receiver  over  a  8.5  mm  differential  channel  on  package.
■590    ▼aSchool  code:  0028.
■650  4▼aElectrical  engineering.
■650  4▼aEngineering.
■650  4▼aComputer  engineering.
■653    ▼aAnalog  and  mixed  signal
■653    ▼aMachine  learning
■653    ▼aBerkeley  Analog  Generator
■653    ▼aClosed  loop
■653    ▼aWireline  communications
■690    ▼a0544
■690    ▼a0537
■690    ▼a0464
■71020▼aUniversity  of  California,  Berkeley▼bElectrical  Engineering  &  Computer  Sciences.
■7730  ▼tDissertations  Abstracts  International▼g85-03B.
■773    ▼tDissertation  Abstract  International
■790    ▼a0028
■791    ▼aPh.D.
■792    ▼a2023
■793    ▼aEnglish
■85640▼uhttp://www.riss.kr/pdu/ddodLink.do?id=T16934772▼nKERIS▼z이  자료의  원문은  한국교육학술정보원에서  제공합니다.
■980    ▼a202402▼f2024