MARC

 008250123s2024        us                              c    eng  d
■001000017164438
■00520250211153002
■006m          o    d                
■007cr#unu||||||||
■020    ▼a9798346383642
■035    ▼a(MiAaPQ)AAI31631317
■035    ▼a(MiAaPQ)PennState20700auo337
■040    ▼aMiAaPQ▼cMiAaPQ
■0820  ▼a621.39
■1001  ▼aOberoi,  Aaryan.
■24510▼aEngineering  Hole  Injection  and  Transport  in  low-Dimensional  Material  Transistors
■260    ▼a[Sl]▼bThe  Pennsylvania  State  University▼c2024
■260  1▼aAnn  Arbor▼bProQuest  Dissertations  &  Theses▼c2024
■300    ▼a273  p
■500    ▼aSource:  Dissertations  Abstracts  International,  Volume:  86-05,  Section:  B.
■500    ▼aAdvisor:  Das,  Saptarshi.
■5021  ▼aThesis  (Ph.D.)--The  Pennsylvania  State  University,  2024.
■520    ▼aIn  response  to  the  slowdown  in  transistor  footprint  scaling,  and  the  increasing  computational  demands,  advanced  device  development  for  high-performance  and  low-power  logic  applications  has  routed  towards  stacking  of  complementary  Silicon  (Si)  nanosheets.  However,  traditional  Si  technology  is  reaching  a  tipping  point  owing  to  its  thickness  scaling  limitations.  Alternative  device  geometries  proposed  to  reduce  leakage  while  improving  electrostatics  require  materials  with  beyond-Si  capabilities.  The  utilization  of  novel,  inherently-low-dimensional,  semiconducting  channel  materials  with  superior  electronic  properties  such  as  2D  Transition  Metal  Dichalcogenides  (TMDs)  and  1D  Carbon  Nanotubes  (CNTs)  have  been  proposed  to  extend  the  technology  roadmap  beyond  Si.  Conversely,  innovative  approaches  to  integrate  memory  and  logic  functionalities  are  worth  exploring  to  address  computation  demands  by  tackling  data-transfer  bottlenecks.  Furthermore,  always-ON,  edge  devices,  connected  across  platforms  in  this  digital  age,  pose  a  serious  security  threat.  Hence,  a  ground-up  makeover  in  the  next-generation  of  electronics  powered  by  beyond-Si  TMD  materials  is  implemented  through  a  single  logic  transistor  capable  of  integrating  memory,  sensing,  and  security  primitives.However,  for  beyond-Si-CMOS  technology  the  need  for  enhancing  p-type  (hole)  transport  in  2D  field-effect  transistors  (FETs)  is  identified  as  a  critical  yet  challenging  aspect.  Tungsten  Diselenide  and  Molybdenum  Diselenide  are  proposed  as  promising  2D  channel  materials  due  to  the  more  favorable  Fermi-level  pinning  behavior  near  valence  band  edge.  Techniques  such  as  work-function  engineering  with  the  use  of  Palladium  and  contact  interface  optimization  with  the  incorporation  of  Selenium,  are  explored  to  statistically  improve  hole  injection  efficiency.  Following  this  strategy,  a  3X  reduction  in  contact  resistance  is  achieved,  down  to  16  kΩ  µm.Further,  the  research  delves  into  threshold  voltage  engineering  of  p-type  2D  channels  using  electrostatic  modulation,  gate  dielectric  optimization,  and  charge  transfer  oxide  capping  to  achieve  precise  control  over  threshold  voltage.  Oxides  of  Molybdenum,  Tungsten,  and  Germanium  are  studied  in  detail  for  their  charge  transfer  mechanisms  into  the  TMD  channel.  A  large  range  in  threshold  voltage  is  achieved  to  modulate  device  behavior  between  high-performance  and  low-power  operation  with  current  switching  ratio  over  8  orders  in  magnitude.Precise  layer  engineering  strategies  are  also  elaborated,  aiming  to  refine  the  transport  properties  of  p-type  transistors  through  uniform  bilayer  growth  and  layer  functionalization  techniques.  Monolayer  oxidation  by  plasma  treatment  of  bilayer  WSe2channel  with  Palladium  contacts,  reduces  contact  resistance  by  9X  whereas  functionalization  by  annealing  in  NO  environment  reduces  contact  resistance  down  to  3.5  kΩ  µm  while  maintaining  current  switching  ratio  over  6  orders  in  magnitude.  Following  this,  an  approach  to  achieving  high-performance  p-type  2D  FETs  is  completed.Finally,  interface  characterization  in  1D  CNT  channels  is  discussed,  presenting  methods  to  mitigate  interface  defects  by  post-process  annealing.  Furthermore,  temperature-dependent  impedance  analysis  is  employed  to  assess  defect  densities  across  the  semiconductor  energy  gap.  This  concludes  by  underscoring  the  importance  of  interface  characterization  in  all-interface  devices  such  as  devices  on  low-dimensional  channel  materials.  This  work  aims  to  highlight  the  potential  of  low-dimensional  materials  for  beyond-Si-CMOS  logic.
■590    ▼aSchool  code:  0176.
■650  4▼aMicroprocessors
■650  4▼aFourier  transforms
■650  4▼aSemiconductors
■650  4▼aSingle  crystals
■650  4▼aLight  emitting  diodes
■650  4▼aDesign
■650  4▼aCMOS
■650  4▼aMetal  oxides
■650  4▼aGrain  size
■650  4▼aGraphene
■650  4▼aTransistors
■650  4▼aEnergy  consumption
■650  4▼aShear  strain
■650  4▼aEntropy
■650  4▼aElectrical  engineering
■650  4▼aEnergy
■650  4▼aMathematics
■650  4▼aOptics
■690    ▼a0389
■690    ▼a0544
■690    ▼a0791
■690    ▼a0405
■690    ▼a0752
■71020▼aThe  Pennsylvania  State  University.
■7730  ▼tDissertations  Abstracts  International▼g86-05B.
■790    ▼a0176
■791    ▼aPh.D.
■792    ▼a2024
■793    ▼aEnglish
■85640▼uhttp://www.riss.kr/pdu/ddodLink.do?id=T17164438▼nKERIS▼z이  자료의  원문은  한국교육학술정보원에서  제공합니다.

미리보기

내보내기

chatGPT토론

Ai 추천 관련 도서