MARC

 008250123s2024        us                              c    eng  d
■001000017160960
■00520250211151142
■006m          o    d                
■007cr#unu||||||||
■020    ▼a9798383706251
■035    ▼a(MiAaPQ)AAI31194562
■035    ▼a(MiAaPQ)STANFORDtd360bh0033
■040    ▼aMiAaPQ▼cMiAaPQ
■0820  ▼a621
■1001  ▼aLevy,  Akash.
■24510▼aMulti-Pole  Nem  Relays  and  Multiple-Bits-Per-Cell  Rram  for  Efficient  3-D  ICS
■260    ▼a[Sl]▼bStanford  University▼c2024
■260  1▼aAnn  Arbor▼bProQuest  Dissertations  &  Theses▼c2024
■300    ▼a180  p
■500    ▼aSource:  Dissertations  Abstracts  International,  Volume:  86-02,  Section:  B.
■500    ▼aAdvisor:  Raina,  Priyanka.
■5021  ▼aThesis  (Ph.D.)--Stanford  University,  2024.
■520    ▼aIn  this  dissertation,  I  present  techniques  for  improving  the  power,  performance,  and  area  of  integrated  circuits  (ICs)  through  3-D  integration  of  two  emerging  nanotechnologies:  (1)  resistive  random-access  memory  (RRAM),  a  non-volatile  memory  with  multiple-bits-per-cell  storage  capability,  and  (2)  nanoelectromechanical  (NEM)  relays,  nano-scale  mechanical  relays  that  can  be  actuated  electrostatically.  In  modern  ICs  for  edge  computing,  data  movement  between  on  and  off-chip  memories  typically  consumes  a  large  fraction  of  the  total  power.  Dense,  non-volatile  embedded  memory  can  reduce/eliminate  off-chip  data  movement  by  keeping  frequently-read  application  data  always  on  chip.  RRAM  is  a  good  candidate  for  such  a  memory,  especially  because  it  can  store  multiple  bits  per  cell,  achieving  high  density  on-chip  storage.  However,  efficient  and  reliable  operation  with  multiple-bits-per-cell  RRAM  has  been  a  challenge  due  to  (1)  stochastic  device  behavior  during  programming  that  results  in  large  pulse  counts  with  traditional  write-verify  methods,  and  (2)  reliability  issues  arising  from  resistance  relaxation.  Towards  the  goal  of  achieving  efficient  and  reliable  multiple-bits-per-cell  RRAM,  I  present  three  contributions:  (1)  range-dependent  adaptive  resistance  (RADAR)  tuning,  a  fast  and  energy-efficient  programming  method  for  multiple-bits-per-cell  RRAM  that  uses  an  adaptive  combination  of  coarse-  and  fine-grained  cell  resistance  tuning,  yielding  a  2.4x  reduction  in  pulse  count  over  prior  methods,  (2)  characterization  of  resistance  relaxation  behavior  in  three  RRAM  technologies  and  analysis  of  its  implications  for  multiple-bits-per-cell  storage,  and  (3)  efficient  multiple-bits-per-cell  embedded  RRAM  (EMBER),  the  first  demonstration  of  a  fully-integrated  multiple-bits-per-cell  RRAM  macro.  EMBER  contains  a  multiple-bits-per-cell  read  and  write  controller  with  a  high  degree  of  flexibility  that  enables  good  level  allocation  (mitigating  reliability  issues  from  resistance  relaxation)  and  programming  scheme  optimization  (yielding  low-energy,  low-latency  multiple-bits-per-cell  writes).  Finally,  in  reconfigurable  ICs,  in  addition  to  the  memories,  the  routing  fabric  consumes  a  large  fraction  of  the  overall  area  and  power.  I  demonstrate  that  replacing  CMOS  routing  switches  with  3-D  integrated  multi-pole  nanoelectromechanical  (NEM)  relays  in  a  coarse-grained  reconfigurable  array  (CGRA)  can  achieve  19%  lower  area  and  10%  lower  power  at  iso-performance.
■590    ▼aSchool  code:  0212.
■650  4▼aEnergy
■650  4▼aBandwidths
■690    ▼a0791
■71020▼aStanford  University.
■7730  ▼tDissertations  Abstracts  International▼g86-02B.
■790    ▼a0212
■791    ▼aPh.D.
■792    ▼a2024
■793    ▼aEnglish
■85640▼uhttp://www.riss.kr/pdu/ddodLink.do?id=T17160960▼nKERIS▼z이  자료의  원문은  한국교육학술정보원에서  제공합니다.

미리보기

내보내기

chatGPT토론

Ai 추천 관련 도서