MARC

 008250123s2024        us                              c    eng  d
■001000017163350
■00520250211152657
■006m          o    d                
■007cr#unu||||||||
■020    ▼a9798384050490
■035    ▼a(MiAaPQ)AAI31487552
■040    ▼aMiAaPQ▼cMiAaPQ
■0820  ▼a004
■1001  ▼aCai,  Qizhe.▼0(orcid)0000-0001-6781-5800
■24510▼aBuilding  Networked  Systems  for  Terabit  Ethernet
■260    ▼a[Sl]▼bCornell  University▼c2024
■260  1▼aAnn  Arbor▼bProQuest  Dissertations  &  Theses▼c2024
■300    ▼a123  p
■500    ▼aSource:  Dissertations  Abstracts  International,  Volume:  86-03,  Section:  B.
■500    ▼aAdvisor:  Agarwal,  Rachit.
■5021  ▼aThesis  (Ph.D.)--Cornell  University,  2024.
■520    ▼aOver  the  last  two  decades,  hardware  in  datacenters  has  shown  diverging  trends.  On  the  one  hand,  access  link  bandwidth  has  increased  rapidly,  with  datacenters  now  commonly  supporting  Terabit  Ethernet  (i.e.,  Ethernet  with  speeds  above  100Gbps).  Modern  network  hardware  is  capable  of  supporting  microsecond-scale  latency  and  multi-hundred-gigabit  bandwidth.  However,  on  the  other  hand,  the  slowdown  of  Moore's  Law  and  the  end  of  Dennard  scaling  have  resulted  in  total  compute  capacity  (the  number  of  CPU  cores  multiplied  by  per-core  performance)  remaining  largely  stagnant.  As  a  result,  network  performance  bottlenecks  have  shifted  to  the  host  network  stacks,  which  are  responsible  for  processing  network  packets  to  and  from  applications.The  first  contribution  of  this  dissertation  is  to  build  an  in-depth  understanding  the  core  challenges  hindering  existing  host  network  stacks  from  fully  leveraging  modern  network  hardware.  Our  study  reveals  that  the  rapid  increase  in  network  link  bandwidth  has  made  data  movement  overheads  (such  as  transferring  data  from  NICs  to  CPUs)  a  bottleneck  for  scaling  single-core  performance.  Typically,  on  the  receiver  side,  after  the  NIC  DMAs  data  to  memory,  the  limited  memory  bandwidth  leads  to  poor  CPU  efficiency,  as  CPUs  must  stall  while  waiting  for  data  to  be  loaded  from  memory  into  CPU  registers.  We  find  out  existing  optimization  techniques  like  DDIO,  which  enables  NICs  to  directly  read/write  data  from/to  CPU  caches,  are  unable  to  improve  CPU  efficiency.  This  is  because  the  increase  in  bandwidth-delay  products  has  outpaced  the  increase  in  cache  sizes,  leading  to  high  cache  miss  rates  and  poor  CPU  efficiency.  With  today's  network  stacks,  multiple  cores  are  needed  to  fully  exploit  the  capabilities  of  Terabit  network  hardware.  However,  our  study  shows  that  using  multiple  cores,  while  saturating  the  link  bandwidth,  leads  to  even  worse  CPU  efficiency  compared  to  the  single-core  case.  This  is  because  host  resources  like  cache  and  access  link  bandwidth  are  contended  among  different  cores/applications.The  second  contribution  of  this  dissertation  is  to  introduce  NetChannel  -a  new  network  stack  architecture  that  enables  host  network  stacks  to  leverage  network  hardware  without  requiring  application  modifications.  NetChannel  disaggregates  network  stacks  into  multiple  loosely-coupled  layers,  allowing  each  layer  to  scale  and  schedule  across  multiple  cores  independently.  Using  an  end-to-end  NetChannel  realization  within  the  Linux  network  stack,  we  demonstrate  that  NetChannel  enables  new  operating  points-(1)  enabling  a  single  application  thread  to  saturate  multi-hundred-gigabit  access  link  bandwidth;  (2)  enabling  near-linear  scalability  for  small  message  processing  with  an  increasing  number  of  cores,  independent  of  the  number  of  application  threads;  and,  (3)  enabling  isolation  of  latency-sensitive  applications,  allowing  them  to  maintain  µs-scale  tail  latency  even  when  competing  with  throughput-bound  applications  operating  at  near-line  rate.This  thesis  leaves  open  several  interesting  directions  of  future  research:  1)  improving  CPU  efficiency  by  reducing  both  data  movement  and  CPU  processing  overheads;  2)  extending  NetChannel  to  function  in  more  realistic  scenarios,  allowing  us  to  fully  realize  its  potential;  and  3)  extending  the  study  to  understand  network  stack  overheads,  not  only  in  terms  of  CPU  efficiency  and  throughput  but  also  network  latency,  as  achieving  low  latency  is  also  crucial  for  applications.
■590    ▼aSchool  code:  0058.
■650  4▼aComputer  science
■650  4▼aComputer  engineering
■650  4▼aElectrical  engineering
■653    ▼aHost  network  stacks
■653    ▼aNetworking
■653    ▼aOperating  systems
■653    ▼aTerabit  Ethernet
■653    ▼aTerabit  network  hardware
■690    ▼a0984
■690    ▼a0544
■690    ▼a0464
■71020▼aCornell  University▼bComputer  Science.
■7730  ▼tDissertations  Abstracts  International▼g86-03B.
■790    ▼a0058
■791    ▼aPh.D.
■792    ▼a2024
■793    ▼aEnglish
■85640▼uhttp://www.riss.kr/pdu/ddodLink.do?id=T17163350▼nKERIS▼z이  자료의  원문은  한국교육학술정보원에서  제공합니다.

미리보기

내보내기

chatGPT토론

Ai 추천 관련 도서