MARC

 008260126s2022        us                              c    eng  d
■001000017360504
■00520260202105537
■006m          o    d                
■007cr#unu||||||||
■020    ▼a9798263392802
■035    ▼a(MiAaPQ)AAI32314896
■035    ▼a(MiAaPQ)GeorgiaTech70137
■040    ▼aMiAaPQ▼cMiAaPQ
■0820  ▼a620
■1001  ▼aJiang,  Hongwu.
■24510▼aArchitecture  and  Circuit  Design  Optimization  for  Compute-In-Memory
■260    ▼a[Sl]▼bGeorgia  Institute  of  Technology▼c2022
■260  1▼aAnn  Arbor▼bProQuest  Dissertations  &  Theses▼c2022
■300    ▼a126  p
■500    ▼aSource:  Dissertations  Abstracts  International,  Volume:  87-05,  Section:  A.
■500    ▼aAdvisor:  Yu,  Shimeng.
■5021  ▼aThesis  (Ph.D.)--Georgia  Institute  of  Technology,  2022.
■520    ▼aThe  main  objective  of  this  thesis  is  to  optimize  computing-in-memory  (CIM)  design  for  accelerating  Deep  Neural  Network  (DNN)  algorithms.  As  compute  peripheries  such  as  analog-to-digital  converters  (ADCs)  introduce  significant  overhead  in  CIM  inference  design,  the  first  part  of  the  research  focuses  on  circuit  optimizations  for  inmemory  computing.  In  the  first  work,  we  comprehensively  explore  the  tradeoffs  involving  different  types  of  ADCs  and  investigate  a  new  ADC  design  especially  suited  for  the  CIM,  which  performs  the  analog  shift-add  for  multiple  weight  significance  bits,  improving  the  throughput  and  energy  efficiency  under  similar  area  constraints.  In  the  second  work,  we  propose  a  resistive  random  access  memory  (RRAM)  based  ADC-free  in-memory  compute  scheme  validated  with  a  prototype  chip  in  TSMC  40nm  process,  which  can  significantly  improve  the  hardware  performance  over  the  conventional  CIM  designs  while  achieving  near-software  classification  accuracy  on  ImageNet  and  CIFAR-10/-100  dataset.In  the  second  part  of  the  thesis,  the  research  focuses  on  hardware  support  for  CIM  on-chip  training.  To  maximize  hardware  reuse  of  CIM  weight  stationary  dataflow,  we  propose  the  CIM  training  architectures  with  the  transpose  weight  mapping  strategy.  The  cell  design  and  periphery  circuitry  are  modified  to  support  bi-directional  computing  efficiently.  A  novel  solution  of  signed  number  multiplication  is  also  proposed  to  handle  the  negative  inputs  in  backpropagation.  Based  on  the  silicon  measurement  data  on  a  two-way  SRAM-based  prototype  chip  in  TSMC  28nm  process,  we  comprehensively  explore  the  hardware  performance  for  the  entire  SRAM-based  architecture  for  DNN  on-chip  training.
■590    ▼aSchool  code:  0078.
■650  4▼aSilicon
■650  4▼aDesign  optimization
■650  4▼aRandom  access  memory
■650  4▼aDeep  learning
■650  4▼aBack  propagation
■650  4▼aMacros
■650  4▼aSemiconductors
■650  4▼aNeural  networks
■650  4▼aCircuits
■650  4▼aEnergy  efficiency
■650  4▼aCMOS
■650  4▼aBreakdowns
■650  4▼aDigitization
■650  4▼aTransistors
■650  4▼aEnergy  consumption
■650  4▼aLinear  algebra
■650  4▼aComputer  science
■650  4▼aElectrical  engineering
■650  4▼aSustainability
■690    ▼a0800
■690    ▼a0984
■690    ▼a0544
■690    ▼a0640
■71020▼aGeorgia  Institute  of  Technology.
■7730  ▼tDissertations  Abstracts  International▼g87-05A.
■790    ▼a0078
■791    ▼aPh.D.
■792    ▼a2022
■793    ▼aEnglish
■85640▼uhttp://www.riss.kr/pdu/ddodLink.do?id=T17360504▼nKERIS▼z이  자료의  원문은  한국교육학술정보원에서  제공합니다.

미리보기

내보내기

chatGPT토론

Ai 추천 관련 도서