MARC

 008260126s2023        us                              c    eng  d
■001000017360517
■00520260202105539
■006m          o    d                
■007cr#unu||||||||
■020    ▼a9798265400642
■035    ▼a(MiAaPQ)AAI32315078
■035    ▼a(MiAaPQ)GeorgiaTech71997
■040    ▼aMiAaPQ▼cMiAaPQ
■0820  ▼a620
■1001  ▼aCrafton,  Brian.
■24510▼aOvercoming  Device  Level  Challenges  to  Enable  Compute  In-Memory  with  Emerging  Non-Volatile  Memory
■260    ▼a[Sl]▼bGeorgia  Institute  of  Technology▼c2023
■260  1▼aAnn  Arbor▼bProQuest  Dissertations  &  Theses▼c2023
■300    ▼a145  p
■500    ▼aSource:  Dissertations  Abstracts  International,  Volume:  87-05,  Section:  B.
■500    ▼aAdvisor:  Raychowdhury,  Arijit.
■5021  ▼aThesis  (Ph.D.)--Georgia  Institute  of  Technology,  2023.
■520    ▼aThe  ever  growing  performance  gap  between  main  memory  and  logic  coupled  with  trends  towards  data-centric  applications  poses  a  significant  challenge  for  modern  computing  systems.  These  applications  demand  higher  memory  capacity  and  bandwidth,  while  also  lacking  significant  data  re-use  that  on-chip  SRAM  cache  has  historically  exploited  to  reduce  bandwidth  requirements.  To  further  this  challenge,  applications  of  Machine  Learning  (ML)  are  trending  towards  more  memory  intensive  operations  [1]  on  smaller,  resource  constrained  devices  [2].  These  challenges  have  motivated  widespread  adoption  of  hardware  accelerators  and  High  Bandwidth  Memory  (HBM)  to  maximize  the  compute  throughput  under  modern  memory  constraints.  Despite  strong  improvements,  we  face  limitations  that  have  inspired  new  memory  technologies  and  techniques  to  enable  future  workloads  on  future  computing  systems.Compute  In-Memory  (CIM)  is  one  such  research  thread  that  reads  and  accumulates  multiple  memory  cells  onto  the  same  bit-line  (BL).  This  increases  memory  bandwidth  and  performs  (binary)  multiplication  and  addition  without  the  use  of  Complementary  Metal-Oxide  Semiconductor  (CMOS)  logic.  At  the  same  time,  various  Embedded  Non-Volatile  Memory  (eNVM)  such  as  Resistive  Random  Access  Memory  (RRAM),  Phase  Change  Ran-dom  Access  Memory  (PCRAM),  Spin-Transfer-Torque  Magnetic  Random  Access  Memory  (STT-MRAM),  and  Ferroeletric  FET  (FeFET)  are  being  actively  developed  to  enable  high  density  non-volatile  storage  while  being  both  logic  and  process  compatible  [3].The  objective  of  the  proposed  research  is  to  overcome  challenges  faced  by  CIM  and  eNVM.  The  combination  of  eNVM  and  CIM  can  greatly  increase  memory  bandwidth  and  memory  density,  perform  computation  on  the  bitline  of  memory  sub-arrays,  and  minimize  data  transport.  However,  CIM  with  eNVM  introduces  problems  not  before  faced  by  tra-ditional  CMOS  and  SRAM  based  designs.  These  challenges  include  device  variation,  IR-drop,  high  write  power,  and  low  endurance.  In  this  thesis,  we  address  several  of  these  device-level  challenges  at  the  circuit  and  system  level.In  chapter  1  and  chapter  2,  we  review  relevant  motivation  and  background,  outline  prior  work,  and  discuss  outstanding  challenges.  The  first  challenge  we  study  is  device  variation  and  other  error  sources  in  CIM.  In  chapter  3,  we  characterize  the  impact  of  device  variation  by  calibrating  models  based  on  measured  data  with  foundry  RRAM  arrays.  Next,  propose  a  new  algorithm  based  on  device  variation  to  increase  both  performance  and  accuracy  for  CIM  designs.  In  chapter  5  and  chapter  6,  we  continue  our  efforts  on  minimizing  error  in  CIM.  We  extend  our  efforts  to  include  both  hard  and  soft  faults  in  CIM.  However,  we  look  towards  ways  to  actually  reduce  Bit  Error  Rate  (BER),  or  the  actual  number  of  errors  that  occur.  To  do  so,  propose  a  new  class  of  error  correcting  codes  (ECC)  for  hard  and  soft  errors  in  CIM.  In  chapter  4,  we  study  the  impact  of  high  write  latency,  high  write  power,  and  low  endurance  have  on  Deep  Neural  Network  (DNN)  implementations  using  eNVM  and  CIM.  Next,  we  outline  the  ways  current  work  overcomes  these  challenges  and  highlight  a  key  problem.  Then  we  propose  a  new  allocation  algorithm  and  data  flow  based  on  input  data  distributions  to  maximize  utilization  and  performance  for  compute-in  memory  based  designs.  Lastly,  in  chapter  7  we  again  extend  our  efforts  on  minimizing  error  in  CIM  to  IR-drop.  We  first  we  characterize  the  impact  of  IR-drop  on  our  existing  designs  and  then  evaluate  different  approaches  to  write  verify.  Using  various  voltages  and  pulse  widths  we  program  cells  to  offset  IR-drop  and  demonstrate  a  136.4x  reduction  in  BER  during  CIM.
■590    ▼aSchool  code:  0078.
■650  4▼aRandom  access  memory
■650  4▼aSemiconductors
■650  4▼aError  correction  &  detection
■650  4▼aBandwidths
■650  4▼aNeural  networks
■650  4▼aCMOS
■650  4▼aBreakdowns
■650  4▼aComputer  science
■650  4▼aElectrical  engineering
■690    ▼a0800
■690    ▼a0984
■690    ▼a0544
■71020▼aGeorgia  Institute  of  Technology.
■7730  ▼tDissertations  Abstracts  International▼g87-05B.
■790    ▼a0078
■791    ▼aPh.D.
■792    ▼a2023
■793    ▼aEnglish
■85640▼uhttp://www.riss.kr/pdu/ddodLink.do?id=T17360517▼nKERIS▼z이  자료의  원문은  한국교육학술정보원에서  제공합니다.

미리보기

내보내기

chatGPT토론

Ai 추천 관련 도서