MARC

 008260126s2024        us                              c    eng  d
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■020    ▼a9798265403407
■035    ▼a(MiAaPQ)AAI32315843
■035    ▼a(MiAaPQ)GeorgiaTech75184
■040    ▼aMiAaPQ▼cMiAaPQ
■0820  ▼a570
■1001  ▼aTine,  Blaise-Pascal.
■24510▼aVertical  Integration  in  Open-Source  Hardware-Software  Co-Design  for  Accelerator  Architecture  Research
■260    ▼a[Sl]▼bGeorgia  Institute  of  Technology▼c2024
■260  1▼aAnn  Arbor▼bProQuest  Dissertations  &  Theses▼c2024
■300    ▼a182  p
■500    ▼aSource:  Dissertations  Abstracts  International,  Volume:  87-06,  Section:  B.
■500    ▼aAdvisor:  Kim,  Hyesoon.
■5021  ▼aThesis  (Ph.D.)--Georgia  Institute  of  Technology,  2024.
■520    ▼aThe  emergence  of  data-parallel  architectures  and  General-Purpose  Graphics  Processing  Unit  (GPGPU)  has  enabled  new  opportunities  to  address  the  power  limitations  and  scalability  of  multi-core  processors,  allowing  for  new  ways  to  exploit  the  abundant  data  parallelism  present  in  emerging  big-data  parallel  applications  such  as  machine  learning  and  graph  analytics.  GPGPUs  in  particular,  with  their  Single  Instruction  Multiple  Threads  (SIMT)  execution  model,  heavily  leverage  data-parallel  multi-threading  to  maximize  throughput  at  a  relatively  low  energy  cost,  leading  the  current  race  for  energy  efficiency  (Green500)  and  application  support  with  their  accelerator-centric  parallel  programming  models.For  the  past  decade,  GPGPU  architecture  research  has  mainly  focused  on  cycle-level  simulations  that  model  the  hardware  architecture  at  the  Intermediate  Language  (IL)  level  (PTX,  HSAIL)  because  of  the  lack  of  open-source  hardware  implementation.  Simulating  complex  hardware  at  the  IL  level  can  obfuscate  several  aspects  of  the  micro-architecture  that  have  a  substantial  impact  on  performance.  The  recent  introduction  of  full-system  Instruction  Set  Architecture  (ISA)-based  Graphics  Processing  Unit  (GPU)  model  simulations  has  closed  the  evaluation  gap  with  actual  hardware  but  still  remains  limited  as  it  does  not  cover  other  important  areas  such  as  run-time  evaluation,  power  efficiency,  reliability,  and  detailed  microarchitecture  evaluation  that  can  be  pursued  when  using  Register  Transfer  Level  (RTL)-level  implementation.  Several  implementations  of  open-source  GPGPU  hardware  have  been  proposed  that  provide  a  detailed  micro-architectural  description  of  various  GPGPU's  components.  However,  these  implementations  lack  a  detailed  description  of  the  cache  subsystem  and  command  processor,  which  are  performance-critical  components  in  the  GPGPU.  Also,  the  ISA  used  in  those  implementations  is  custom  or  proprietary,  restricting  application  support  and  wide  adoption.Additionally,  graphics  acceleration,  one  of  the  primary  applications  of  GPUs  and  a  driving  force  for  most  of  the  technological  innovations  in  GPU  architecture,  has  not  received  as  much  attention  by  the  academic  research  community  mostly  due  to  the  lack  of  an  open  ISA  to  enable  microarchitecture  explorations.  The  current  area  of  graphics  rendering  moving  to  the  cloud  presents  new  challenges  for  graphics  computation,  including  real-time  latency,  scalability,  and  hardware  security,  raising  the  importance  to  expand  the  study  in  this  space.Two  recent  technological  trends  provide  an  opportunity  to  revisit  and  expand  open-source  GPGPUs  for  hardware  research  today:(1)  The  emergence  of  high-end  Field-Programmable  Gate  Array  (FPGA)s  in  the  consumer  market.  Today's  high-capacity  FPGAs  with  floating-point  Digital  Signal  Processor  (DSP)s  and  large  memory  provide  high  computational  capability  at  a  lower  energy  budget  that  makes  implementing  a  full-feature  GPGPU  with  a  detailed  cache  subsystem  operating  at  a  reasonable  speed  a  possibility.  (2)  The  advent  of  RISC-V  with  its  free,  open,  and  extensible  ISA,  provides  a  new  level  of  freedom  in  designing  hardware  architectures  at  a  lower  cost  that  leverages  its  rich  ecosystem  of  open-source  software  and  compiler  tools.  Adopting  the  RISC-V  ISA  for  a  GPGPU  processor  architecture  presents  a  solid  base  for  wide-range  adoption.However,  hardware  development  presents  two  key  challenges  which  have  played  an  important  role  in  limiting  the  development  of  open-source  hardware  in  the  past  decade.  The  first  challenge  is  the  steep  learning  curve  and  expertise  required  to  use  hardware  programming  languages  and  development  tools.  The  second  challenge  involves  the  limitations  of  simulation  and  debugging  tools  for  hardware,  RTL  simulations  are  two  to  three  orders  of  magnitude  slower  than  cycle-level  simulation,  making  it  impractical  for  working  on  large-scale  designs  like  GPGUs.
■590    ▼aSchool  code:  0078.
■650  4▼aTaxonomy
■650  4▼a3-D  graphics
■650  4▼aVortices
■650  4▼aBandwidths
■650  4▼aComputer  engineering
■653    ▼aGeneral-Purpose  Graphics  Processing  Unit
■653    ▼aSingle  Instruction  Multiple  Threads
■690    ▼a0464
■71020▼aGeorgia  Institute  of  Technology.
■7730  ▼tDissertations  Abstracts  International▼g87-06B.
■790    ▼a0078
■791    ▼aPh.D.
■792    ▼a2024
■793    ▼aEnglish
■85640▼uhttp://www.riss.kr/pdu/ddodLink.do?id=T17360603▼nKERIS▼z이  자료의  원문은  한국교육학술정보원에서  제공합니다.

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