MARC

 008260203s2023        us                              c    eng  d
■001000017366017
■00520260209102915
■006m          o    d                
■007cr#unu||||||||
■020    ▼a9798265403506
■035    ▼a(MiAaPQ)AAI32316219
■035    ▼a(MiAaPQ)GeorgiaTech72787
■040    ▼aMiAaPQ▼cMiAaPQ
■0820  ▼a790
■1001  ▼aKaul,  Ankit.
■24510▼aMethodologies  for  Modeling  and  Optimization  of  2.5-D  and  3-D  Integration  Architectures  for  Compute-in-Memory  Applications
■260    ▼a[Sl]▼bGeorgia  Institute  of  Technology▼c2023
■260  1▼aAnn  Arbor▼bProQuest  Dissertations  &  Theses▼c2023
■300    ▼a160  p
■500    ▼aSource:  Dissertations  Abstracts  International,  Volume:  87-06,  Section:  B.
■500    ▼aAdvisor:  Bakir,  Muhannad  S.
■5021  ▼aThesis  (Ph.D.)--Georgia  Institute  of  Technology,  2023.
■520    ▼aIn  the  wake  of  data-intensive  computing,  von  Neumann-based  traditional  architectures  and  conventional  methods  of  integration  such  as  monolithic  2-D,  are  facing  multiple  challenges  with  reduced  performance  and  higher  costs.  Such  systems  suffer  from  higher  latency  of  communication  between  the  memory  hierarchy  and  processing  elements,  high  power  consumption,  and  increased  hardware  cost.  To  support  the  rising  demand  for  emerging  applications  and  data-intensive  workloads,  such  systems  require  higher  memory  bandwidth  to  reduce  latency  and  more  efficient  devices  to  improve  energy-per-operation.  Additionally,  non-linear  trends  in  device  densities  and  energy  per  operation,  and  the  rising  design  costs  of  advanced  technology  nodes  have  made  conventional  feature  scaling  an  expensive  pursuit.Due  to  the  challenges  with  traditional  von  Neumann-based  devices,  new  paradigms  for  compute,  memory,  communication,  and  integration  have  emerged.  compute-in-memory  (CIM)  has  been  proposed  as  a  potential  paradigm  for  energy-efficient  compute  by  reduced  data  movement  and  increased  parallelism  in  image  recognition  and  language  translation  computations.  Further,  a  growing  need  for  higher  logic-memory  bandwidth  and  lower  chip-to-chip  signal  interconnection  delay  have  led  to  a  technological  push  towards  heterogeneous  integration.  In  this  work,  we  propose  methodologies  to  model  physical  effects  and  optimize  design  parameters  in  heterogeneous  integration  (HI)  architectures  for  compute-in-memory  hardware.First,  the  design  trade-offs  of  including  a  power  delivery  network  (PDN)  and  metal-insulator-metal  (MIM)  capacitors  in  bridge-chip  based  2.5-D  heterogeneous  platforms  are  investigated.  It  is  demonstrated  that  including  the  PDN  (and  MIM  capacitors)  in  the  bridge-chip  can  be  an  effective  technique  to  reduce  both  DC-IR-drop  and  Ldi/dt  noise.  Next,  to  address  the  power  delivery  challenges  in  three  dimensional  heterogeneous  integration  (3-D-HI),  a  systematic  technology  and  design  space  exploration  of  power  delivery  for  3-D-HI  CIM  systems  is  presented.  A  fast  analysis  flow  facilitating  early  design-space  exploration  between  power  delivery  design  parameters  and  CIM  performance  metrics  is  proposed.  By  co-optimizing  3-D  PDN  and  successive-approximation-register  analog-to-digital  converter  (SAR-ADC)  design  parameters  a  balanced  3-D  CIM  design  is  demonstrated  compared  to  a  3-D  unoptimized  implementation  at  iso-power  and  iso-area.Next,  the  thermal  impact  of  different  3-D-HI  architectures  on  the  reliability  of  3-D-integrated  binary  resistive  random  access  memory  (RRAM)  devices  for  CIM  applications  is  quantified.  A  device-integration  reliability  evaluation  methodology  is  proposed  that  can  be  used  to  quantify  the  direct  impact  of  integration  design  parameters  on  CIM  inference  accuracy.  Using  this  flow,  heterogeneous  3-D  logic-memory  CIM  accelerator  designs  are  benchmarked  against  monolithic  2-D  and  balanced  integration  design  parameters  for  maximized  3-D  CIM  inference  accuracy  are  reported.  The  benchmark  framework  is  released  as  an  open-source  tool  for  the  research  community.A  3-D  polylithic  architecture  is  proposed  that  represents  a  densely  integrated  system  divided  into  multiple  device  tiers  where  custom  chiplets,  such  as  power  management  IP,  I/O  drivers,  and  memory  are  embedded  into  the  back-end  of  a  base  tier  with  extreme  efficient  signaling  and  large  bandwidth  density.  Design  optimization  strategies  for  PDN  in  polylithic  3-D  integration  are  presented.  The  scope  includes  a  detailed  design  space  exploration  of  the  power  supply  noise  effects  in  polylithic  3-D  architectures.  The  thermal  constraints  for  polylithic  3-D  are  evaluated  with  aggressive  cooling  to  investigate  thermal  limits  from  transient-  and  steady-state  perspectives.
■590    ▼aSchool  code:  0078.
■650  4▼aDesign  optimization
■650  4▼aCooling
■650  4▼aElectricity  generation
■650  4▼aElectric  power
■650  4▼aComputer  science
■653    ▼aCompute-in-memory
■653    ▼aDesign  parameters
■690    ▼a0984
■71020▼aGeorgia  Institute  of  Technology.
■7730  ▼tDissertations  Abstracts  International▼g87-06B.
■790    ▼a0078
■791    ▼aPh.D.
■792    ▼a2023
■793    ▼aEnglish
■85640▼uhttp://www.riss.kr/pdu/ddodLink.do?id=T17366017▼nKERIS▼z이  자료의  원문은  한국교육학술정보원에서  제공합니다.

미리보기

내보내기

chatGPT토론

Ai 추천 관련 도서