MARC

 008260126s2024        us                              c    eng  d
■001000017360649
■00520260202105601
■006m          o    d                
■007cr#unu||||||||
■020    ▼a9798263394080
■035    ▼a(MiAaPQ)AAI32315975
■035    ▼a(MiAaPQ)GeorgiaTech75293
■040    ▼aMiAaPQ▼cMiAaPQ
■0820  ▼a620
■1001  ▼aLu,  Anni.
■24510▼aAlgorithm-Hardware  Co-Design  for  Deep  Learning  and  Probabilistic  Computing  with  Compute-In-Memory  Accelerators
■260    ▼a[Sl]▼bGeorgia  Institute  of  Technology▼c2024
■260  1▼aAnn  Arbor▼bProQuest  Dissertations  &  Theses▼c2024
■300    ▼a117  p
■500    ▼aSource:  Dissertations  Abstracts  International,  Volume:  87-05,  Section:  A.
■500    ▼aAdvisor:  Yu,  Shimeng.
■5021  ▼aThesis  (Ph.D.)--Georgia  Institute  of  Technology,  2024.
■520    ▼aCompute-in-memory  (CIM)  is  an  attractive  solution  to  accelerate  the  multiplyaccumulate  (MAC)  operations  of  deep  learning  and  beyond  due  to  its  high  processing  parallelism  and  energy  efficiency.  In  this  thesis,  algorithm-hardware  co-optimizations  of  CIM  are  explored  across  diverse  models  and  applications.  First,  the  integrated  benchmark  framework  "NeuroSim"  for  CIM  accelerators  is  validated  with  actual  silicon  data  and  calibrated  with  adjustment  factors.  Based  on  this  simulator,  the  CIM  systems  for  deep  neural  network  (DNN)  with  limited  on-chip  resources  are  explored,  addressing  the  challenge  of  accommodating  large-scale  models  on  area-constrained  CIM  chips,  and  the  reconfiguration  of  deploying  different  models  on  prefabricated  CIM  chip  with  fixed  hardware  resources.The  CIM  scheme  is  further  extended  to  probabilistic  computing,  where  the  memory  and  circuit  intrinsic  stochasticity  are  no  longer  harmful  to  model  accuracy  but  provides  energy-efficient  random  number  generation.  A  novel  CIM  accelerator  for  Bayesian  neural  network  is  proposed  to  generate  Gaussian  distributed  weights  using  the  probabilistic  switching  of  spin-orbit  torque  magnetic  random-access  memory  (SOT-MRAM)  in  weak  programming.  The  inherent  memory  noise  is  also  utilized  for  scalable  and  clustered  inmemory  Ising  annealers  to  solve  NP-hard  combinatorial  optimization  problems.  An  analog  CIM  annealer  using  temporal  variation  of  charge-trap  transistor  and  a  digital  CIM  annealer  using  process  variation  of  static  random-access  memory  (SRAM)  are  proposed.  Design  space  explorations  and  system-level  performance  evaluations  are  also  performed  by  modifying  the  validated  NeuroSim  simulator.
■590    ▼aSchool  code:  0078.
■650  4▼aRandom  access  memory
■650  4▼aDeep  learning
■650  4▼aSemiconductors
■650  4▼aRecommender  systems
■650  4▼aNormal  distribution
■650  4▼aCircuits
■650  4▼aCMOS
■650  4▼aCo-design
■650  4▼aEnergy  consumption
■650  4▼aField  programmable  gate  arrays
■650  4▼aAnnealing
■650  4▼aSpace  exploration
■650  4▼aNeural  networks
■650  4▼aEnergy  efficiency
■650  4▼aAerospace  engineering
■650  4▼aComputer  science
■650  4▼aElectrical  engineering
■650  4▼aIndustrial  engineering
■650  4▼aInformation  science
■650  4▼aSustainability
■690    ▼a0538
■690    ▼a0800
■690    ▼a0984
■690    ▼a0544
■690    ▼a0546
■690    ▼a0723
■690    ▼a0640
■71020▼aGeorgia  Institute  of  Technology.
■7730  ▼tDissertations  Abstracts  International▼g87-05A.
■790    ▼a0078
■791    ▼aPh.D.
■792    ▼a2024
■793    ▼aEnglish
■85640▼uhttp://www.riss.kr/pdu/ddodLink.do?id=T17360649▼nKERIS▼z이  자료의  원문은  한국교육학술정보원에서  제공합니다.

미리보기

내보내기

chatGPT토론

Ai 추천 관련 도서