MARC

 008260126s2025        us                              c    eng  d
■001000017357187
■00520260202103145
■006m          o    d                
■007cr#unu||||||||
■020    ▼a9798314867662
■035    ▼a(MiAaPQ)AAI31995209
■040    ▼aMiAaPQ▼cMiAaPQ
■0820  ▼a621.3
■1001  ▼aTalbot,  Christopher  M.▼0(orcid)0000-0002-3513-1815
■24510▼aModern  Gate  Array  Design  Methodology  and  Applications
■260    ▼a[Sl]▼bCarnegie  Mellon  University▼c2025
■260  1▼aAnn  Arbor▼bProQuest  Dissertations  &  Theses▼c2025
■300    ▼a187  p
■500    ▼aSource:  Dissertations  Abstracts  International,  Volume:  86-11,  Section:  B.
■500    ▼aAdvisor:  Mai,  Kenneth.
■5021  ▼aThesis  (Ph.D.)--Carnegie  Mellon  University,  2025.
■520    ▼aThe  drive  for  electronics  to  be  faster  and  consume  less  power  motivates  Integrated  Circuit  (IC)  foundries  to  cram  more  transistors  into  silicon.  As  these  process  nodes  have  advanced,  Application  Specific  Integrated  Circuit  (ASIC)  manufacturing  costs  have  skyrocketed.  In  high-consequence  applications  such  as  industrial  controllers,  automobiles,  aerospace,  and  defense,  the  increasingly  complex  and  globalized  IC  manufacturing  supply  chain  also  brings  many  concerns  due  to  resilience,  Intellectual  Property  (IP)  theft,  counterfeiting,  and  tampering  of  an  ASIC.  These  fixed  costs  (often  millions  in  USD)  and  supply  chain  risks  prohibit  many  companies  from  taping  out  in  leading  edge  process  nodes.  General  purpose  ICs,  such  as  Field  Programmable  Gate  Arrays  (FPGAs),  are  popular  alternatives  to  avert  high  manufacturing  costs  and  supply  chain  risks.  However,  FPGAs  have  high  per  unit  costs,  and  re-programmability  introduces  Power,  Area,  and  Performance  (PAP)  overhead,  security  concerns,  and  mutability  concerns.  A  Mask  Configurable  Gate  Array  (MCGA)  is  a  gate  array  configured  at  manufacturing  time  via  the  Back  End  of  Line  (BEOL)  mask  set  and  can  bridge  the  PAP,  up  front  cost,  and  per  unit  cost  gap  between  FPGAs  and  ASICs.  However,  MCGAs  have  not  been  commercially  viable  due  to  design  requirements  that  hamper  process  node  portability.This  work  proposes  a  modern  MCGA  design  framework  for  advanced  process  nodes.  By  relying  only  on  an  industrial  Electronic  Design  Automation  (EDA)  tool  flow  for  synthesis  and  Place  and  Route  (PnR)  and  by  constructing  the  base  fabric  of  the  gate  array  with  only  foundry  verified  standard  cells,  is  it  portable  across  process  nodes  and  has  minimal  PAP  overheads  compared  to  an  ASIC.  We  call  this  a  Foundational  Cell-Array  (FC-Array)  design  framework.With  the  FC-Array  design  framework,  we  explore  the  design  of  a  generalized  gate  array  fabric  in  a  28nm  planar  CMOS  process  node  and  a  16nm  FinFET  process  node.  We  show  that  the  gate  array  fabric  is  compatible  across  a  wide  variety  of  design  types.  We  test  PAP  of  the  FC-Array  from  100  MHz  to  1  GHz.  In  the  28nm  process  node  at  100  MHz,  the  FC-Array  increases  power  by  1.34x  and  area  1.94x  on  average  compared  to  the  standard  cell  ASIC.  At  1  GHz,  the  FC-Array  increases  power  by  1.85x  and  area  2.56x  on  average  compared  to  a  standard  cell  ASIC.  In  the  16nm  process  node  at  100  MHz,  the  FC-Array  increases  average  power  and  average  area  by  1.68x  and  1.72x,  respectively,  compared  to  the  standard  cell  ASIC.  At  1  GHz,  the  general  application  FC-Array  increases  power  by  1.56x  and  area  by  1.85x  on  average  compared  to  the  standard  cell  ASIC.  We  compare  the  FC-Array  on  the  28nm  planar  CMOS  process  node  and  the  16nm  FinFET  process  node  against  an  embedded  FPGA  (eFPGA)  taped  out  in  a  16nm  FinFET  process  node.  The  eFPGA  occupies  29x  more  area  and  consumes  17.8x  more  power  than  the  28nm  FC-Array  and  occupies  103x  more  area  and  consumes  63x  more  power  than  the  16nm  FC-Array.With  a  practical  framework  for  a  completely  new  type  of  MCGA,  we  explore  practical  applications  for  the  FC-Array.  The  FC-Array  can  effectively  bring  down  the  manufacturing  cost  per  mm2  silicon  in  a  3nm  process  node  by  over  90%.  Since  the  IP  is  not  in  a  digital  form,  the  FC-Array  does  not  have  mutability  concerns  and  IP  theft/tampering  requires  risky  circuit  editing  compared  to  digital  modification  with  an  FPGA.  When  combined  with  3D  split  manufacturing,  the  FC-Array  Front  End  of  Line  (FEOL)  base  wafer  gives  no  details  about  the  underlying  design,  enabling  an  untrusted  foundry  to  manufacture  the  base  wafer  without  risk  of  IP  theft  or  tampering.  This  FEOL  base  wafer  can  also  be  stockpiled,  buffering  potential  supply  chain  concerns.The  FC-Array  design  framework  resolves  issues  with  difficult  supply  chain  issues  and  high  manufacturing  costs  associated  with  comparable  performing  ASICs.  At  the  same  time,  FC-Array  PAP  is  much  closer  to  an  ASIC  performance.  This  ultimately  enables  a  new  avenue  for  taping  out  secure  and  high  performance  ICs  with  a  lower  power  budget  and  at  a  more  affordable  cost.
■590    ▼aSchool  code:  0041.
■650  4▼aElectrical  engineering
■650  4▼aComputer  engineering
■653    ▼aGate  array
■653    ▼aHardware  security
■653    ▼aIntegrated  Circuit
■653    ▼aElectronic  Design  Automation
■690    ▼a0544
■690    ▼a0464
■71020▼aCarnegie  Mellon  University▼bElectrical  and  Computer  Engineering.
■7730  ▼tDissertations  Abstracts  International▼g86-11B.
■790    ▼a0041
■791    ▼aPh.D.
■792    ▼a2025
■793    ▼aEnglish
■85640▼uhttp://www.riss.kr/pdu/ddodLink.do?id=T17357187▼nKERIS▼z이  자료의  원문은  한국교육학술정보원에서  제공합니다.

Preview

Export

ChatGPT Discussion

AI Recommended Related Books