MARC

 008260126s2024        us                              c    eng  d
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■035    ▼a(MiAaPQ)Stanfordmk057nv5270
■040    ▼aMiAaPQ▼cMiAaPQ
■0820  ▼a621
■1001  ▼aKöroğlu,  Çağil.
■24510▼aThermal  Management  and  Transistor  Modeling  for  Three-Dimensional  Integrated  Circuits
■260    ▼a[Sl]▼bStanford  University▼c2024
■260  1▼aAnn  Arbor▼bProQuest  Dissertations  &  Theses▼c2024
■300    ▼a138  p
■500    ▼aSource:  Dissertations  Abstracts  International,  Volume:  87-04,  Section:  B.
■500    ▼aAdvisor:  Pop,  Eric.
■5021  ▼aThesis  (Ph.D.)--Stanford  University,  2024.
■520    ▼aIn  engineering,  one  usually  seeks  compromises  to  meet  specifications  for  a  certain  application.  A  relatively  unusual  thing  about  integrated  circuits  (IC)  before  2000s  is  that  there  was  such  a  thing  as  "free  lunch."  As  we  made  transistors  smaller,  they  got  cheaper,  faster,  more  energy  efficient,  and  more  of  them  could  be  packed  onto  an  IC  to  drive  an  explosive  increase  in  functionality  and  accessibility  for  decades,  with  essentially  no  tradeoffs.  There  were  humps  along  the  way,  calling  for  technological  advancements  to  make  this  possible,  but  life  was  relatively  easy.  As  we  reach  physical  limits  in  transistor  size  and  temperature  that  hinder  conventional  two-dimensional  scaling,  this  is  no  longer  the  case.To  meet  the  ever-increasing  demand  for  computation  around  the  world,  and  curb  the  associated  rise  in  energy  consumption,  new  scaling  paradigms  are  needed  to  cram  more  devices  onto  a  semiconductor  package  and  increase  energy  efficiency.  It  seems  clear  that  the  path  forward  is  in  going  three-dimensional  (3D),  stacking  logic  and  memory  elements  vertically  to  dramatically  increase  transistor  density  and  connectivity.  However,  going  vertical  does  come  with  significant  engineering  challenges  that  need  to  be  ironed  out  to  enable  high-volume  production  of  dense,  monolithic  3D  ICs,  allowing  scalable  advancements  in  computing.  This  thesis  presents  thermal  and  electrical  models  to  explore  and  address  certain  aspects  of  these  issues.I  begin  with  a  historical  perspective  on  the  exigent  challenges  that  exist  in  computing  today.  This  is  followed  by  a  discussion  of  the  key  barriers  to  broader  uptake  of  3D  ICs  that  I  have  focused  on  during  my  PhD  work,  along  with  proposed  solutions.  3D  ICs  have  special  cooling  needs  due  to  the  difficulty  of  removing  heat  from  the  upper  layers  of  the  3D  stack,  as  well  as  increased  transistor  count  (and  hence  power)  per  unit  area.  Moreover,  monolithic  3D  integration  calls  for  transistors  that  can  be  fabricated  at  low  temperature  on  noncrystalline  materials  and/or  non-planar  features,  for  which  two-dimensional  (2D)  materials  are  promising  candidates.Next,  I  explore  passive  conduction-based  cooling  solutions  for  3D  ICs  that  utilize  high-thermal  conductivity  insulators  as  the  interlayer  dielectric.  I  show  that  isotropic  insulators  like  AlN  can  essentially  eliminate  the  inter-tier  temperature  differences  that  result  due  to  the  thermal  resistance  between  the  different  layers  in  the  3D  stack,  which  is  especially  useful  for  3D  ICs  based  on  a  logic-on-logic  architecture.  On  the  other  hand,  highly  anisotropic  insulators  such  as  hexagonal  BN  (hBN)  can  be  useful  in  a  memory-on-logic  architecture,  cooling  the  logic  layer(s)  while  simultaneously  providing  a  degree  of  thermal  isolation  between  logic  and  memory  to  keep  the  memory  layer(s)  cool.I  then  discuss  the  unique  thermal  challenges  of  2D  semiconductor  transistors,  which  are  promising  candidates  for  back-end-of-line  (BEOL)  compatible  transistors  for  3D  ICs.  I  show  that  the  interfaces  and  the  contact  electrodes  play  an  important  role  in  cooling  these  devices,  and  that  keeping  these  devices  cool  is  largely  a  problem  of  optimizing  the  interfaces  of  the  semiconductor.  I  also  present  fast  analytical  thermal  models  of  these  devices  that  can  be  packaged  into  electrical  compact  models  to  accurately  capture  self-heating  effects  in  circuit  simulations.Finally,  I  quantify  fringe  currents  in  transistors  with  an  unpatterned  channel,  which  can  prevent  the  accurate  evaluation  of  materials  and  fabrication  processes  for  transistors.  Such  material  discovery  is  important  for  progress  towards  monolithic  3D  ICs,  given  their  need  for  new  transistor  technologies.  I  show  that  contact  resistance  and  velocity  saturation  can  more  than  double  fringe  currents  in  such  devices,  causing  mobility  to  be  overestimated  by  up  to  70%  in  typical  devices.  I  conclude  with  a  summary  of  my  contributions,  and  a  perspective  on  future  progress  required  to  enable  widespread  adoption  of  3D  ICs,  as  well  as  monolithic  3D  integration.  I  provide  a  list  of  my  major  contributions  to  other  studies  in  an  appendix  at  the  end  of  this  thesis.
■590    ▼aSchool  code:  0212.
■650  4▼aHeat  transfer
■650  4▼aIntegrated  circuits
■650  4▼aSemiconductor  research
■650  4▼aDiamonds
■650  4▼aCooling
■650  4▼aConductivity
■650  4▼aMicroscopy
■650  4▼aTransistors
■650  4▼aIndium  tin  oxides
■650  4▼aHeat  conductivity
■650  4▼aThin  films
■650  4▼aGeometry
■650  4▼aThermodynamics
■650  4▼aElectrical  engineering
■653    ▼aHigh-thermal  conductivity
■653    ▼aThermal  management
■653    ▼aIntegrated  circuits
■690    ▼a0544
■690    ▼a0348
■71020▼aStanford  University.
■7730  ▼tDissertations  Abstracts  International▼g87-04B.
■790    ▼a0212
■791    ▼aPh.D.
■792    ▼a2024
■793    ▼aEnglish
■85640▼uhttp://www.riss.kr/pdu/ddodLink.do?id=T17358698▼nKERIS▼z이  자료의  원문은  한국교육학술정보원에서  제공합니다.

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